芯片晶圆级封装制程

一路上

前言

芯片的生产流程非常复杂，粗略来说，这一流程包括：制定规格、选择构架、逻辑设计、电路设计、布线、制造、测试、封装、总测试。这其中最重要的是电路设计和制造，而芯片的制造工艺最能体现一个公司的技术水平。

在基尔比发明了芯片后的几年里，RCA开发出了MOS管。1962年，RCA在仙童的硅平面双极工艺的基础上，开发出了MOS硅平面工艺。与双极型芯片相比，MOS芯片具有功耗低、结构简单、集成度高、成品率高的优点。1963年，硅平面工艺的CMOS芯片工艺也被开发出来了，很快，CMOS芯片工艺就成了芯片产业的主流。今天，90%以上的芯片是由硅平面的CMOS芯片工艺制造的。

芯片封装的制程

晶圆级封装或 WLP，是一种在晶圆级执行的 IC 封装技术。这意味着封装是在整个晶圆上进行的，只有在封装完成后才能切割晶圆。在晶圆级封装中，组装中使用的组件（例如凸块）应用于晶圆预切割，例如在晶圆级。在传统的半导体制造中，晶圆首先被切割成单独的裸片，然后组装成半导体封装，如 QFN 或 BGA。

图 1：晶圆级封装

除了体积小和成本低的优势外，晶圆级封装还提供晶圆级晶圆制造、测试的集成，从而实现更精简的制造过程，简化器件从硅基到成品交付的过程客户产品。

晶圆级封装也称为芯片级封装 (CSP)，主要分为两种封装类型：扇入型和扇出型。

图 2：扇入和扇出封装类型，扇入 (WLCSP) 本质上是一个凸块芯片。

在晶圆级封装出现之前，使用导线将芯片连接到基板，从芯片的边缘到基板上相应的引脚/焊盘，这一过程称为引线键合。引线键合有两个主要问题：电气性能低，因此不适合高性能和高频应用，以及每个芯片的引线数量限制，从而对相关芯片的数据传输能力造成很大障碍。

随着时间的推移和摩尔定律的影响越来越明显，电路不断缩小和缩小，这使得电线变得更细和更长，从而产生了更多的问题，例如浪费功率和时序滞后。这导致不可避免地过渡到倒装芯片封装，这解决了使用引线键合引起的许多功能障碍。倒装芯片制造技术包括用整个晶圆顶表面的焊料凸块（称为焊盘或互连点）代替导线，从面积的角度来看，会增加电气连接的密度。切割晶圆后，芯片被翻转并通过凸块或铜柱附着到基板上。

晶圆级封装，有时称为WLCSP（晶圆级芯片级封装），是目前市场上可用的最小封装技术，由 OSAT（外包半导体组装和测试）公司提供， 真正的 WLP 封装虽然是由晶圆和RDL（再分布层）、中介层或 I/O 间距形成的，所有这些都用于重新排列管芯的引脚/触点，以便分散开并足够大以提供更好和更容易处理。

晶圆级封装的类型

WLP 主要可分为两大类：扇入 WLP（FIWLP 或 WLCSP）和扇出 WLP（FOWLP 或 eWLB）。两者之间的区别在于插入器级别。在 FIWLP 的情况下，内插器与裸片尺寸相同，而在 FOWLP 封装中，内插器比裸片大，类似于传统的 BGA 封装。

FOWLP 和 FIWLP 与 BGA 封装的区别在于，在 WLP 封装的情况下，内插器直接应用在晶圆上，而不是使用倒装芯片技术，其中 BGA 芯片连接并回流到内插器。在 FIWLP 和 FOWLP 封装中，芯片和内插器可以封装在保护材料中，例如环氧树脂或耐热塑料。

图 3：WLP 侧面结构图

晶圆级封装的用途和好处

因为 I/O 需求不断增长，并且需要越来越大的互连密度。这产生了 RDL（重新分布层），它通过导电金属迹线重新路由芯片的连接。

RDL 也很有用，因为它使 WLP 封装能够包含具有不同功能的不同芯片，这成为系统级封装，简称 SiP。这些封装系统经常用于移动设备市场，因为它们可以做得非常紧凑以适应空间限制，而且它们还将所有需要的功能打包到一个结构中。

使用 WLP 方法的另一个好处是能够垂直堆叠芯片和/或水平平铺芯片。这导致了 2.5D 和 3D IC 的发展，它们利用 FOWLP 技术和/或 TSV 来连接多层密集水平互连（由铜制成），并以更低的功耗确保更高的带宽。

当只使用TSV时，我们说IC在制造过程中使用2.5D空间排列，简称2.5D IC。当我们添加多个芯片并将它们堆叠在一起时，我们需要用凸点和/或 RDL（如果需要）将它们连接起来，这会创建一个复杂的 3D 结构，因此将此类 IC 命名为 3D IC。

这项新技术被用于服务器领域、图像传感器、游戏机、高端超级计算、人工智能和 IoT（物联网）设备。由于业界尚未对 WLP 方法进行标准化，因此可以考虑多种不同的可用方案。该决定归结为设备制造商对可靠性、成本、功耗、性能甚至外形因素施加的特定重要性。