详解SerDes电路技术

一路上

一、前言

SERDES是英文SERializer/DESerializer的缩写，是一种采用时分复用（TDM）的点对点（P2P）串行通信技术，即在发送端将多路低速并行信号转换为高速串行信号，再通过传输介质（光缆或铜线）在接收端重新转换为低速并行信号。这种点对点串行通信方式，最大限度地利用了传输介质的通道容量，减少了所需的传输通道数和器件引脚数，提高了信号传输速度，大大降低了通信成本。

二、SERDES的作用

2.1 并行总线接口

在 SerDes 普及之前，芯片之间的互连是通过系统同步或源同步并行接口发送数据的。下图显示了系统和源同步并行接口。

有几个原因限制了系统同步接口模式下有效数据窗口宽度随着接口频率的增加而继续增加。

a) 两个芯片之间的时钟传播延迟不相等（时钟偏差）

b）并行数据的每一位都有不同的传播延迟（数据倾斜）

c)、时钟的传播延迟和数据的传播延迟不兼容（数据和时钟之间的偏差）

虽然可以通过目标芯片（芯片 #2）中的 PLL 来补偿时钟偏差，但是当 PVT 发生变化时，时钟延迟的变化量和数据延迟的变化量是不同的。因此，数据窗口将变得更糟。

发送端Tx在源同步接口模式下，将时钟与数据一同传送，限制了时钟偏移对有效数据窗口的影响。发送端芯片中的源同步接口通常以相同的方式处理时钟信号和数据信号，即它们都经过相同的路径并且具有相同的延迟。当PVT发生变化时，时钟和数据都会在相同的方向上增加或减少相同的量，这对于偏移来说是理想的。

假设一个 32 位数据并行总线，让我们做一些可接受的假设。

a) 发送方的数据偏差 = 50 ps - 极其严格的标准

b) PCB 布线引起的偏移 = 50ps - 极其严格的标准

c) 时钟的周期抖动= +/-50 ps - 极其严格的标准

d)Xilinx V7高端设备的IO触发器在接收端的采样窗口为250ps。

并行接口的最高时钟可以近似为1/(50+50+100+250)=2.2GHz(DDR)或1.1GHz(SDR)。

使用源同步接口可以大大提高数据的有效窗口，频率通常小于1GHz，SPI4.2接口在实际应用中时钟速度可以达到DDR 700MHz x 16bits width，DDR Memory接口同样是源同步接口，在FPGA中DDR3可以达到800MHz左右的时钟速度。

接口的传输带宽可以通过两种方式之一来增加：增加时钟频率或增加数据位宽。那么，无限扩大数据的位宽是否可行？另一个非常重要的话题是同步开关噪声(SSN)。

这里不对SSN原理进行探究，直接给出SSN公式：SSN = L *N* di/dt。

芯片封装电感为L，数据宽度为N，电流变化的斜率为di/dt。

随着频率和数据量的增加，SSN 成为扩大传输带宽的关键制约因素。DDR3 串扰如图 1.2 所示。图中低电平理论值为 0V，受 SSN 影响，低电平出现震荡现象。由于震荡噪声最大值为 610mV，因此噪声容限仅为 1.5V/2-610mV=140mV。

DDR3 串扰演示

因此，无限地延长数据位宽无法继续增加带宽。使用差分信号代替单端信号是解决 SSN 的一种方法。使用差分信号可以非常好地解决 SSN 问题，但这是以更多的芯片引脚为代价的。使用差分信号仍然无法克服数据偏差问题。在处理具有较宽位宽和严格时间要求的差分信号时，并行接口存在重大障碍。

2.2 SERDES接口

源同步接口的时钟频率已经达到极限。由于信道的非理想（通道）特性，增加频率将大大降低信号质量，因此需要均衡和数据时钟相位检测算法。SerDes 利用了这项技术。串行器和解串器简称为 SerDes（Serializer-Deserializer）。SerDes 发送器（Tx）也称为串行器（Serializer），接收器（Rx）也称为串行器（Deserializer）。N 对 SerDes 广播和接收通道的连接如下图所示。N 通常小于 4。

可以看到SerDes并不发送时钟信号，这也是它最独特的地方，在接收端SerDes加入了CDR（Clock Data Recovery）电路，利用CDR从数据的边沿信息中提取时钟，并确定最佳采样位置。

SerDes 以差分模式传输数据。在大多数情况下，来自多个通道的数据被分组在一起以共享 PLL 资源，但每个通道继续独立运行。

SerDes必须使用参考时钟（Reference Clock），为了降低噪声，参考时钟通常采用差分形式，接收端Rx与发射端Tx的参考时钟可以有几百ppm的频率差（准同步系统），也可以频率相同，但不需要有相位差。

换个说法，一个SerDes通道（channel）有4个pin（Tx+/-，Rx+/-），目前的FPGA可以处理高达28Gbps。一个16bit的DDR3-1600，线路吞吐量为1.6Gbps*16=25Gbps，但需要50个pin。SerDes在传输带宽方面的优势，在这个对比中就体现出来了。

SerDes 相对于源同步接口有几个优点，包括：a) SerDes 包含在数据线时钟中，不需要传输时钟信号。

b) SerDes可以使用加重/均衡技术实现高速、长距离传输，例如背板。

d) SerDes 使用的芯片引脚数量较少。

2.3 中间类型

SerDes 和并行接口有多种共同的接口类型。这些中间接口（如源同步接口）使用串行器和解串器以及传输时钟进行同步。信号。例如，视频显示接口 7:1 LVDS 就是此类接口的示例。



三、SERDES的结构

SerDes 由三个主要组件组成：PLL 模块、传感模块 Tx 和接收模块 Rx。为了便于维护和测试，控制和状态寄存器、环回测试和 PRBS 测试都包含在内。请看下图。

典型 SERDES 的基本模块

图中蓝色显示的 PCS 层是典型的可合成 CMOS 数字逻辑，可以用硬逻辑或 FPGA 软逻辑实现，并且相当容易理解。PMA 层是数模混合 CML/CMOS 电路，是棕色背景的子模块。这也是本文的主题，因为它是理解 SerDes 和并行接口之间差异的关键。

发送方向（Tx）的信号流如下：为了避免数据中有过多连续的0或1，FPGA软逻辑（fabric）发送的并行信号通过接口FIFO（Interface FIFO）传输到8B/10B编码器（8B/10B Encoder）或编码器，然后传送到串行器（Serializer）进行并行转串行，在驱动器发送串行数据之前，会进行均衡调整。

外部串行信号使用线性均衡器(Linear Equalizer)或DFE(Decision Feedback Equalizer)结构均衡器进行变换，以减少接收方向(Rx)的确定性抖动部分。通过解串器，CDR从数据中检索采样时钟并将其转换为对齐的并行信号。解码或解扰由8B/10B解码器(8B/10B解码器)或解扰器(de-scambler)完成。如果时钟系统是异步的(准同步)，则应在用户FIFO之前放置一个灵活的FIFO来补偿频率差异。

补充：均衡器

在通信系统的基带或中频分量中引入补偿滤波器，以减少符号间干扰。均衡器有两种类型：频域均衡器和时域均衡器。

频域均衡器

频域均衡器利用可调滤波器的频率特性来补偿实际信道的幅频特性和群时延特性，使得包括均衡器在内的整个系统的总频率特性满足传输条件，且无码间干扰。

时域均衡器

包括均衡在内的整个传输系统的脉冲响应都是从时间响应的角度直接评估的，确保没有码间干扰。频域均衡满足奈奎斯特整形定理，而码间干扰的条件仅在判决点处松散。因此，在数字通信中，通常使用时域均衡器。

线性均衡器和非线性均衡器是两种类型的时域均衡器。如果接收器的决策结果被反馈以改变均衡的参数，则它是非线性均衡器；否则，它是线性均衡器。线性水平均衡器由多个抽头延迟线组成，延迟时间间隔等于符号间隔，是线性均衡器中最常用的均衡器结构。决策反馈均衡器 (DFE)、最大似然 (ML) 符号检测器和最大似然序列估计都是非线性均衡器的例子。

PLL 负责生成每个 SerDes 模块所需的时钟信号，并调节这些时钟之间的相位连接。例如，图中的线路速率为 10Gbps，而参考时钟频率为 250MHz。串行器和解码器至少需要 5GHz 0 相位和 5GHz 90 度相位时钟，以及 1GHz（10bit 并行）/1.25GHz（8bit 并行）时钟等。

SerDes通常还具有调试功能。例如，伪随机码流的生成和比较、各种环回测试、控制状态寄存器和访问接口、LOS检测、眼图测试等。

3.1 串行器/解串器

串行器 串行器是将并行信号转换为串行信号的程序。串行信号由解串器转换为并行信号。并行信号通常为 8/10bit 或 16/20bit 宽，而串行信号为 1bit 宽（也可以分阶段串行化，例如 8bit->4bit->2bit->均衡器->1bit，以降低均衡器的工作频率）。8/16bit 并行宽度由 SDH/SONET 和 SMPTE SDI 等加扰协议使用，而 PCI-Express 和 GbE 等 8B/10B 编码协议则采用 10bits/20bits 宽度。

下图描绘了一个 4:1 串行器。8:1 和 16:1 串行器也使用了类似的实现。为了尽量降低均衡器的工作频率，串行器会先将并行数据转换为 2bits 并送至均衡器进行滤波，然后再进行 2:1 串行化。本文的其余部分将基于 1 bit 宽的串行信号进行说明。

4:1 串行器演示

下图描绘了一个 1:4 解串器。具有 8:1 或 16:1 比率的解串器采用了类似的技术。DFE 以 DDR 模式工作，解串器的输入为 2bit 或更宽，以尽量减少均衡器的工作频率（基于 DFE 的均衡器）。本文的最后一节使用 1bit 串行信号进行描述。

1:4 解串器演示

Serializer/Deserializer采用双边沿（DDR）工作模式，以面积换速度的方法实现，减少了电路中高频电路的比例，从而降低了噪声。

接收方向除了 Deserializer (Aligner) 之外，通常还会有对齐功能逻辑。相较于 SerDes 的发送端，SerDes 的接收端可以在任何时刻开始工作，接收器正确接收的第一个比特位可以是发送并行数据时的任何比特位，因此需要对齐逻辑来决定应该使用哪个比特位来生成准确的并行数据。对齐逻辑通过在串行数据流中查找 Alignment Code 来确定串并转换的起始位置。例如，8B/10B 编码方案中的对齐字通常为 K28.5 (正码 10'b1110000011，负码 10'b0001111100)。对齐原理如上图所示。状态机通过滑动窗口，逐位比较，找到对齐码（Align-Code）的位置，在多次找到相同位置的对齐码后，状态机锁定该位置，并选择对应位置输出对齐数据。   

3.2 Tx 均衡器

SerDes 信号从发送芯片到接收芯片需要经过一个通道，该通道包括芯片封装、PCB 走线、过孔、电缆和连接器等组件。该通道可以简化为频域中的低通滤波器 (LPF) 模型。如果 SerDes 的速率高于通道的截止频率，信号将受到一定程度的损坏。均衡器的作用是补偿由通道引起的信号衰减。

发送端的均衡器采用FFE（Feedforward equalizers）结构，发送端的均衡又称为加重。加重有去加重和预加重两种，去加重可以减小差分信号的摆幅，预加重可以增大差分信号的摆幅。去加重是大部分FPGA采用的，加重越强，平均信号幅度越小。

发射端均衡是一个高通滤波器（HPF），通常是信道频率响应H-1(f) (f)的倒数。FFE的目的是确保接收端接收到的信号是干净的。FFE可以通过多种方式实现。下图描绘了一种常见的场景。

波特间隔 3 抽头 FFE

可以通过调整系数来改变滤波器的频率响应，以适应不同的信道特性。通常，它可以动态配置。例如，考虑 10Gbps 线速。上图显示了 DFE 频率响应。对于 C0=0、C1=1.0 和 C2=-0.25 的配置，5GHz 的高频增益比低频区域高 4dB，这考虑到了信道对高频频谱的衰减。

不同 FFE 的频率响应

采样时钟的频率将此 FFE 限制为 Fs/2（在本例中，Fs/2=5GHz）。采样定理指出，串行数据中的信息包含在 5GHz 内，在本例中这已经足够了。为了补偿超过 Fs/2 的频率，您需要一个 FFE 大于 Fs 的功能时钟或一个连续时间域滤波器（连续时间 FFE）。

下图演示了DFE时域滤波效果，以10Gbps线速，UI=0.1nS=100ps为例，图中二进制串行数据码流为[00000000100001111011110000]。

3.3 Rx 均衡器

3.3.1 线性均衡器

接收均衡器的目标与发送均衡器的目标相同。连续时间域通常用于低速 (5Gbps) SerDes。例如，峰值放大器使用线性均衡器。均衡器对高频分量的增益高于对低频分量的增益。下图显示了线性均衡器的频域特性。均衡功能通常由工厂封装成各种级别，可以动态更改以响应不同的通道特性，例如高/中/低。

基于峰值放大器的 Rx 均衡器的频率响应

3.3.2 DFE（判决反馈均衡器）

由于信号抖动（例如 ISI 相关的确定性抖动）可能超过或接近高速（>5Gbps）SerDes 中的符号间隔（UI，单位间隔），因此单独的线性均衡器不再适用。线性均衡器会同时放大噪声和信号，但对 SNR 或 BER 没有影响。高速 SerDes 使用称为 DFE（决策反馈均衡器）的非线性均衡器。通过跟踪过去大量 UI 的数据（历史位），DFE 可以预测当前位的采样阈值。DFE 仅放大信号而不放大噪声，从而显著提高 SNR。

补充：

单位间隔：通信信号抖动测试中表示抖动幅度的标准单位。该值表示等步长信号的两个相邻有效时刻之间的标称时间差。下图显示了一个 5 阶 DFE 示例。比较器（限幅器）将传入的串行数据判断为 0 或 1，然后使用滤波器预测数据流的符号间干扰 (ISI)，随后将其从输入的原始信号中减去，从而产生干净的信号。为了使 DFE 均衡器电路在其线性范围内运行，串行信号必须首先通过 VGA，它会自动控制进入 DFE 的信号幅度。

SERDES DFE 均衡器结构，带线性均衡器和眼图测试

为了理解DFE的工作原理，我们先来看一个10Gbps背板的脉冲响应，这个背板模型是Matlab给出的基于实际测量的模型，具有典型的特性。

10G 背板的脉冲响应

上图中水平网格表示用户界面的时间。通过背板传输后，可以看到 UI（0.1nS = 1/10GHz）脉冲信号泄漏到前后许多相邻的 UI 中，对其他 UI 数据造成干扰。后光标干扰是发生在采样点之后的干扰，而前光标干扰发生在采样点之前。第一个后光标由第一个 DFE 系数 h1（本例中为 0.175）校正，第二个后光标由第二个 DFE 系数 h2（本例中为 0.075）校正。DFE 阶数越高，后光标校正的可能性就越大。

10G 背板比特流“11011”的“ISI”

使用上图所示的背板发送 11011 的码流。如果没有均衡，‘0’将无法识别，因为后光标和前光标泄漏，如上图所示。假设二阶 DFE，‘0’位的幅度应从第一个‘1’位的 h2 和第二个‘1’位的 h1 中减去，得到 0.35-0.075-0.175 = 0.1，这足以被识别为 0。

DFE 分析前一个比特的后光标干扰，并从当前比特中减去干扰，从而产生干净的信号，如图所示。由于 DFE 只能校准后光标 ISI，因此 DFE 通常在 LE 之前。只要 DFE 系数接近信道的脉冲响应，就可以达到理想的效果。但是，由于信道是随时间变化的介质，因此诸如逐渐的温度变化和电压过程等因素都会改变其特性。因此，DFE 的系数需要一种自适应算法来自动收集和跟踪信道变化。DFE 系数自适应算法非常学术，每个制造商的算法都是专有的，不会向公众透露。NRZ 码的标准算法标准是符号误差驱动算法。符号误差是均衡后信号幅度与预测值之间的差异。该方法以符号误差均方误差最小为优化目标，优化h1/h2/h3……由于符号误差与采样位置相互关联、相互影响，因此可以利用符号误差和眼图宽度两个标准来预测DFE系数。因此，具有DFE结构的SerDes通常包含眼图测试电路，如图SerDes DFE均衡器结构所示。眼图测试电路通过在垂直方向上移动信号的幅度并在水平方向上移动采样位置来计算每个偏移位置的误码率BER，从而得到每个偏移位置与误码率之间关系的“眼图”。请查看下面的列表。

SERDES 嵌入式眼图测试功能

3.4 话单

CDR 的目的是确定最佳采样时间，这需要大量的数据跳跃。最长连续 0 或连续 1 长度容差（最大运行长度或连续相同数字）能力是 CDR 能力之一。如果数据长时间不跳跃，CDR 就无法成功训练，CDR 采样时间会漂移，导致收集到的 1 或 0 比原始数据多。如果数据再次开始激增，则采样可能会出现问题。例如，PLL 用于实现一些 CDR。如果数据长时间停止跳跃，PLL 的输出频率将漂移。实际上，通过 SerDes 发送的数据被扰乱或编码，以将最大运行长度保持在合理范围内。

a) 使用 8B/10B 编码方法，最大运行长度限制为 5 UI。

b) 采用64B/66B编码方式，Max Run Length不会超过66 UI。

c) SONET/SDH 加扰机制可以保证最大运行长度为 80 UI (BER10-12)。

大多数 SerDes 协议在点对点连接中使用连续模式，这意味着线路上的数据流不会中断。点对多点连接通常使用突发模式连接，例如 PON。突发模式显然对 SerDes 锁定时间有严格的要求。

连续模式协议（例如 SONET/SDH）对 CDR 的抖动传输性能有严格的要求，并且必须忍受扩展连接 0。（因为循环定时）。

如果接收 (Rx) 和发送 (Tx) 处于异步模式或扩频 (SSC) 应用，则 CDR 必须具有更宽的相位跟踪范围来跟踪 Rx/Tx 频率差。

根据应用场合的不同要求，CDR 的实现架构有很多种。在 FPGA SerDes 中，基于数字 PLL 的 CDR 和基于相位插值的 CDR 最为常用。与模拟电荷泵加模拟滤波器的配置相比，这两种 CDR 在环路中使用了数字滤波器，从而节省了空间。

基于相位旋转器的 CDR

上图使用的是相位插值器的CDR。为了获得多个UI跨度的相位误差信号，相位检测器阵列将输入的串行数据与具有相等相位间隔的M个时钟进行比较。相位误差信号的频率极高，其宽度也极高。抽取器在将信号发送到数字滤波器之前对其进行降低和平滑处理。环路的带宽、稳定性和响应速度将受到数字滤波器性能的影响。相位旋转器使用数字滤波器平滑后的误差信号来调整时钟相位。当环路最终锁定时，相位误差理论上为零，并使用90度偏移时钟作为恢复时钟对串行输入进行采样。

基于数字 PLL 的 CDR

下图基于具有两个环路的 DPLL CDR。相位跟踪环路和基于相位旋转器的 CDR 的工作概念相同。为了获得相位误差信号，相位检测器阵列将输入串行数据与具有相等相位间隔（可能跨越几个 UI）的 M 个时钟进行比较。数字滤波器接收相位误差信号。环路的带宽、稳定性和响应速度将受到数字滤波器性能的影响。为了纠正时钟相位，错误信号由数字滤波器平滑并提供给 VCO。当环路最终锁定时，相位误差理论上为零，并使用 90 度偏移时钟作为恢复时钟对串行输入进行采样。

基于DPLL的CDR（Frequency Tracking Loop）中包含一个频率跟踪环路，这样做是为了降低CDR的锁定时间和环路滤波器的设计限制。只有当频率跟踪环路锁定后，它才会切换到数据相位跟踪环路。当相位跟踪环路失锁时，它会自动切换到频率跟踪环路。由于N倍参考时钟（Reference Clock）频率与线路速率大致相等，因此两个环路的VCO稳态控制电压大致相等。借助频率跟踪环路，相位跟踪环路的获取时间得以降低。

频率跟踪环路在锁定时不会对相位跟踪环路产生任何影响。因此，SerDes 接收端不会对参考时钟的抖动产生太大的影响。

基于相位插值器的CDR的参考时钟可能是发送和接收共用的PLL，也可能是每个通道独立的PLL，这种结构的参考时钟的抖动会直接影响恢复时钟的抖动，进而影响接收误码率。

3.4.1 局部放电

为了比较相位误差，需要使用相位检测器。UP 或 DN 信号代表相位误差。UP/DN 完成所需的时间与相位不准确性有关。下图显示了一个 Bang-Bang 结构相位检测器的示例。本例中仅给出了四相恢复时钟作为示例。

Bang-Bang 相位检测器

3.4.2抽取器和滤波器

抽取器降低了滤波器的工作频率。环路的性能受提取步长和平滑方法的影响。比例分支（Proportion）和积分分支（Integral）组成数字滤波器，分别跟踪相位和频率误差。此外，数字滤波器的处理延迟不能太长。如果处理延迟太长，环路将无法跟踪相位和频率的快速变化，从而导致位错误。

CDR的结构并不局限于上述两个例子，还有许多其他的例子。它本质上是一个锁相环。环路跟随性能、稳定性（STABILITY）、带宽（bandwidth）/增益（gain）性能分析是一门非常学术的学科，有许多书籍和资料描述了使用微小信号线性模型分析来量化环路性能。以下是CDR环路的一些特性：

3.4.3 环路带宽

1. 通过 CDR，频率小于环路带宽的相位抖动将被传输到恢复的时钟。换句话说，CDR 可以跟踪频率低于环路带宽的抖动而不会产生位错误。高频抖动分量可能会产生位错误，具体取决于抖动幅度的大小。

2. 环路带宽越高，锁定时间越快，恢复时钟的抖动越大。恢复时钟的抖动越小，锁定时间越长。作为CDR，我们希望增加环路带宽以增加抖动容忍度，但在SONET/SDH等环路定时应用中，恢复时钟的抖动是有限制的，不能过大。

3. 由于开关电源的开关频率通常低于环路带宽，因此 CDR 可以跟踪它。一方面，环路无法跟踪耦合到数字多相转换器 (Digital to Multi-Phase Convertor) 的开关电源的噪声，而低成本的 Ring VCO 特别容易受到电源噪声的影响。另一方面，开关电源的谐波可能会超出环路带宽。

某些协议（例如 SDH/SONET）包含 CDR 增益模板。为了与这些协议兼容，必须计算输入和输出抖动预算。

3.5 锁相环

SerDes 在 DDR 模式下工作时，要求一个工作在数据波特率的内部时钟，或者一个工作在 1/2 数据波特率的内部时钟。SerDes 在片外接收一个频率明显低于数据波特率的参考时钟，经 PLL 倍频后提供内部高频时钟。为了支持常用的 SerDes 接口协议，FPGA SerDes PLL 通常有 8x、16x、10x、20x、40x 模式。例如，在 40x 模式下，PCI-Express 必须提供 125MHz 的片外参考时钟，而在 20x 模式下，则必须给出 250MHz 的片外参考时钟。

下图描绘了一个三阶PLL电路，相位检测器比较输入信号的相位和VCO反馈信号的相位，电荷泵将相位误差转换成电压或电流信号，经过Loop Filter平滑相位误差后产生控制电压以修正VCO的相位，最后使相位误差趋于零。

三阶 II 型 PLL

PLL的工作过程分为锁定和跟踪两个部分，在进入锁定的过程中，环路的模型可以描述为一个非线性微分方程，可以评估捕获时间、捕获带宽等指标。在微小信号范围内，进入锁定后PLL模型是一个具有常数系数的线性方程。在拉普拉斯变换域中，可以研究PLL的带宽、增益、稳定性等特性。小信号数学模型如下图所示。

通过拉普拉斯变换建立 PLL 小信号模型

环路的阶数由传递函数极点的数量（分母的根）决定。由于 VCO 对相位 (Kvco/s) 具有积分效应，因此不带滤波器的环路称为一阶环路。二阶环路是带有一阶滤波器的环路。一阶环路和二阶环路是两个无条件稳定的系统。另一方面，高阶环路具有更多的极点和零点，可以根据频带类型、增益、稳定性、捕获频带、捕获时间和其他因素分别进行更改。

环路滤波器 F(s)|s=jw 决定了 PLL 的频域传递函数特性。环路带化和抖动峰值是通用 PLL 频域传递曲线的两个重要特性。峰值过大会放大抖动，而较大的阻尼系数会降低峰值，但会增加环路锁定时间并改变滚降速度和固有频率。

a) 环路锁定时相位差固定：Kdc 是环路的直流开环增益，是 VCO 中心频率与调节频率之间的差值。对于电荷泵 + 无源滤波器配置，PLL 的相位误差为零。

b) 当环路锁定时，两个输入信号的相位差是固定的，并且两个输入信号具有相同的频率。

fo/N = fr/M

环路充当输入端噪声的低通滤波器，抑制环路截止频率上的噪声或干扰。最好在 SerDes PLL 中使用较小的带宽，以减少参考时钟上的干扰和噪声。

环路充当 VCO 噪声的高通滤波器。仅抑制环路截止频率以下的 VCO 噪声。过多的 VCO 高频噪声会使时钟抖动恶化。出于经济考虑，低速 SerDes (5Gbps) VCO 使用环结构 VCO，这种 VCO 噪声大且功耗敏感。高速 SerDes VCO 使用低噪声 LC 结构 VCO。

Ⅳ. 抖动与信号积分

抖动是信号边沿跳变时间偏离理想或预期时间的现象。抖动是由噪声、非理想通道和非理想电路引起的。

4.1 时钟抖动

时钟抖动

时钟信号抖动的概念因应用环境而异。例如，当数字逻辑计算时序裕度时，它会考虑周期抖动。频谱可用于分析相位抖动，频谱可用于评估特定干扰对总相位抖动的贡献，这就是时钟设计师青睐相位抖动的原因。

为了介绍抖动的不同含义，请看上图。

相位抖动

tn – n*T = Jphase(n)。没有抖动，理想时钟的每个周期 T 都相等。相位抖动是实际时钟边沿与理想时钟边沿之间的差值。

周期抖动

Jperiod(n)= (tn- tn-1)– T。周期抖动是实际时钟周期与理想时钟周期之间的差值。Jperiod(n) = Jphase(n)-Jphase(n)-Jphase(n)-Jphase(n)-Jphase(n)-Jphase(n) (n-1)。

从一个周期到下一个周期的抖动

(tn- tn-1)- Jcycle(n) (tn-1- tn-2)。Cycle-Cycle抖动是前后两个连续周期之间的差值。Jcycle(n)显然等于Jperiod(n)-Jperiod(n)-Jperiod(n)-Jperiod(n)-Jperiod(n) (n-1)。

假设相位抖动的最大值为+/-Jp，抖动频率为fjitter = 0.5 fclock = 0.5/T。

相位抖动的最大值是在tn-2时刻的+Jp，而最小值是在tn-1时刻的-Jp。

tn时刻相位抖动的最大值为+Jp，tn+1时刻相位抖动的最小值为-Jp。

然后计算最大周期抖动Jperiod=+/- 2* Jp。

然后 Jcycle = +/- 4* Jp 是最大 Cycle-Cycle 抖动。

4.2. 数据抖动

由于抖动与误码率直接相关，因此高速 SerDes 领域的每个人都在谈论它（BER）。

抖动产生——SerDes 发射器针对特定模式、速率和负载产生的抖动——是 SerDes 发射器的一项重要要求。

当信号通过信道到达接收端时，抖动会被放大很多。根据数据模式产生确定性抖动。不同的模式包含不同的频率成分，信道对变化频率成分的传输延迟也不同（非线性相位）。数据抖动是由不连续的阻抗反射、串扰和来自附近信号的噪声引起的。

SerDes 接收器的抖动容限 (Jitter Tolerance)，即 SerDes 接收器在指定模式和误码率要求 (BER10-12) 下可以接受的抖动量，是一个关键指标。可以使用眼图、浴槽曲线、抖动分布直方图 (PDF)、抖动频谱等图形手段来评估抖动。

需要澄清一个方面，在谈论高速 SerDes 数据抖动（Tj、Rj、Dj 等）时，不包括低频抖动。因为低频抖动被视为漂移，所以 CDR 可以检测到它而不会产生位错误。使用示波器(SDA)测量数据抖动时，可以选择示波器内置的 CDR 环路带宽，示波器测量的抖动数据已经滤除了低频抖动。

抖动通常根据抖动原因和概率密度函数分为许多类别。识别抖动的重要性源于某些类型的抖动可以解决，而其他类型的抖动则无法解决。总抖动Tj（Total Jitter）传统上分为确定性抖动Dj（确定性抖动）和随机抖动Rj（随机抖动）。抖动以UI或ps为单位进行测量，可以表示为均方根或峰峰值。

4.2.1 DJ

Dj又细分为：

DCD（占空比失真）是占空比失真引起的抖动。如果差分信号的正负端偏置电压不一致，或者上升沿和下降沿时间不一致，占空比就会发生扭曲。DCD 是一种可以纠正的抖动，因为它与数据模式紧密相关。

数据模式相关抖动，也称为符号间干扰，称为 DDJ（数据相关抖动）(ISI)。不利的信道是 DDJ 的来源。均衡器可以帮助解决抖动问题。

PJ (Periodic jitter) 周期性抖动。电路中周期性的干扰源会引起Pj，例如开关电源的开关频率、时钟信号串扰等。虽然电源的开关频率通常在CDR的跟踪范围内，但低次谐波分量可能超出环路带宽或抖动峰值区域。同时，电源谐波对CDR中VCO的干扰无法抑制和跟踪，因此对于基于Ring VCO的CDR，应尽可能采用LDO电源。均衡器将无法固定Pj。

BUJAN（有界非相关抖动）非时钟干扰源导致BUJ。如果干扰源和受干扰源不同步，抖动的概率分布为有界高斯分布，此时也称为CBGJ（相关有界高斯抖动）。BUJ/CBGJ无法校正。

4.2.2 Rj

Rj 是由半导体自身的噪声产生的。Rj 的概率密度函数是高斯函数，没有界限，与数据模式无关，这是一个关键属性。只有满足特定的误码率限制，它才可以被视为有界限。

4.2.3 结温

抖动的概率分布函数在数学上可以被认为是高斯分布和双底Lak分布的卷积。

以下是影响高斯分布的抖动：

Rj 代表高斯分布。

大量的 Pj 堆栈具有高斯效应。

BUJ 部分也服从高斯分布。

导致 Lak 分布双底的抖动是：

高斯分布与双底Lak分布的双狄拉克卷积的概率分布简称DCD：

其中，W为确定性抖动的峰峰值，为高斯分布的均方误差。随着确定性抖动W的上升，概率密度分布曲线的顶部会形成双峰，如下图所示。一般来说，顶部曲线代表确定性抖动的大小。

具有不同 Dj 和 Rj 的 Tj 的 PDF

抖动浴盆曲线是将图像中 UI 的两个过渡边缘（0 UI 和 1UI）的概率分布函数放在一起而创建的。由于对数的动态范围较宽，因此 Y 坐标以对数显示。下图显示了确定性抖动 W=0.05UI 和高斯抖动方差 0.05UI 的浴盆曲线。

具有 0.05 Dj 峰值和 0.05 Rj RMS 的 Tj 浴盆曲线

相应误码率的 BER 坐标同样会用浴盆曲线标记。例如，Tj(pp)=0.373*2 = 0.746 UI 是图中 BER=10-12 的峰峰值抖动。误码率是曲线下面积与总面积之比。例如，在图中，

确定性抖动 Dj 主要影响浴盆曲线的顶部。越靠近底部，高斯抖动的贡献就越大，而高斯曲线的斜率会使其衰减。因此，高斯分布的性质经常用于估算。高斯分布与均方误差之间的关系见下表。

此表可用于快速评估在定义的 BER 内均方误差与峰峰值之间的关系。例如，高斯抖动的均方根为 0.05UI，而误码率必须为 10-12 BER。如果 Q=7，根据表格可知，高斯抖动的峰峰值为 0.05UI*7*2 = 0.7UI。

W=0.05UI，Rj=0.05UI，Tj=0.746UI；如前所述，W=0.05UI，Rj=0.05UI；

高斯特性估计高斯抖动为 0.7UI。

Tj = Rj(0.7UI)+Dj(0.05UI) 得出 0.75U，本质上是一样的。差异是由于绘图程序的量化错误造成的。

Ⅴ. 信号积分（SI）与仿真

5.1 声道

SerDes 通道的注意力范围涵盖 0 Hz 至奈奎斯特频率，即信号基频的 2 倍。信号的基频是线路速率的一半，这意味着信号的奈奎斯特频率就是线路速率。插入损耗、反射、串扰和其他信号衰减效应都是由通道引起的。S 参数通道模型可以表达这些缺陷。矢量网络分析仪可以测量 S 参数（矢量网络分析仪）。通道不仅仅是一个电阻网络；它还具有电容和感知组件。因此，不同频率下组件的时间延迟不同，从而导致数据模式抖动。

反射会发生在信道上每个不连续的阻抗点上。反射信号将叠加在原始信号上，根据相反、增加或降低信号响度的位置而变化相位。

SerDes信号为差分形式，可以有效抑制共模干扰。如果在+/-端干扰有差异，则会引入串扰。SerDes数据与干扰源通常通过外部PCB保持足够的距离，但是出于芯片内部经济性的考虑，很难保证SerDes信号与干扰源之间有足够的隔离距离，特别是当某个通道自身的发送信号干扰了自身的接收信号时。

5.2 封装

通道还包括封装。VNA 可以测量芯片外部的通道，芯片制造商通常会提供封装的 S 参数，可在仿真过程中进行级联。由于封装与目的地之间的距离很小，因此很少需要考虑插入损耗；相反，阻抗匹配问题才是主要问题。

5.3 信号积分（SI）仿真

信号集成（SI）仿真可以通过级联SerDes发送端SPICE模型、封装和通道S参数模型、接收器SPICE模型构建仿真平台，然后利用仿真工具针对各种激励和测试情况建立电路仿真。测量SerDes接收端的眼图，看是否满足设计要求。也可以通过测量协议规定的眼图模板的接收端眼图，看是否满足协议规定的眼图模板的接收端眼图模板。

这种标准的电路仿真方法已经不能满足高速SerDes（>5Gbps）的设计要求。首先，显著的符号间干扰（ISI）导致接收端眼图完全闭合，但经过芯片的DFE均衡后，眼图可以相当好。其次，电路仿真（SPICE）的速度非常慢。即使可以在仿真中加入DFE均衡，由于DFE仿真需要足够长的比特来训练，电路仿真时间目前也是不可接受的。

高速 SerDes 仿真需要统计分析方法。统计分析技术将发送器-通道-接收器链路视为线性系统，计算系统脉冲响应 h(t)，添加噪声源以模拟抖动，最后将脉冲响应与激励进行卷积以获取接收器处的信号。使用这种方式，制造商独特的 FFE 和 DFE 自适应算法可以包含在仿真中。

由于统计分析方法无法复制非线性和时变电路特性，因此高速 SerDes 经常将两者混合以模拟 SI。