电源完整性基础知识

一路上

一、前言

记得刚接触信号完整性的时候，对电源完整性（PI）和电源工程师之间的关系是分不清的。后来才渐渐了解这里面的千差万别。简单来说，电源的产生与转化，比如Buck电路，LDO，DC-DC等，源端部分这些是电源工程师来确定的。

二、电源分配网络（PDN）

电源完整性（PI）是指电源波形的质量，研究的是电源分配网络（Power Distribution Network，简称PDN），并从系统供电网络综合考虑，消除或者减弱噪声对电源的影响。电源完整性的设计目标是把电源噪声控制在一个很小的容差范围内（如<+/-2.5%），实时响应负载对电流的快速变化，从而为芯片提供干净稳定的电压，以及为其他信号提供低阻抗的回流路径。总之，良好的PDN设计能够使系统运行地更稳定。

PDN可以说是一个系统中最复杂的互连结构，它包含从供电芯片（VRM）到负载芯片（IC）的互联网络及其上的所有器件（电容、Package电容、VRM和Chip）。

1. 芯片供电

随着芯片的门电路数量的增加、翻转速率的增高，电源完整性的设计，面临着非常大的挑战。主要表现在以下两个个方面：

• 芯片功耗不断增大、电源电流不断的提升：大型的CPU、FPGA、AI芯片的内核电压，最大电流甚至超过100A。
• 芯片工艺提升，导致电源电压不断降低：内核电源的电压从之前的1.2V降低到1.0V、0.9V、0.8V甚至更低的0.75V。
  

当信号输出高电平时，上拉CMOS 电路瞬时打开，芯片从电压调节模块VRM电源管脚拉电流并给负载电容充电。由于电源引线和平面结构存在寄生电感，所以在动态电流的作用下，芯片电源管脚电压存在一定的波动。在上拉CMOS打开时，电源和IO输出端形成一个低阻的通 路，所以电源上的噪声很容易耦合到信号输出电平上，也就是说驱动端本来要发送的高电平也会出现相应的噪声波形，相位与电源噪声相同。

反之，当信号输出低电平时，下拉CMOS 电路瞬时打开，负载电容储存的电荷通过下拉CMOS向地网络放电。同样，由于地引线和平 面结构存在寄生电感，地网络上的电压也不再保持为零电平而是存在地弹噪声，因此在信号上也能看到同相位的类似噪声波形。

2. 直流部分

终端设备需要稳定的电压输出，电源分配网络互连之间串联电阻的存在，直流部分通过，就会产生压降，通常称为IR 压降。当电流发生波动时，压降也会随之波动，从而影响终端设备的识别。之前的USB设备好像最低电压值4.75 V。

3. 交流部分

当交流电流通过电源路径时，电源分配网络上也将产生电压降，这个压降会随着频率发生变化：

V(f)示电压，是随频率变化的函数。

Z(f)示由芯片焊盘看到的电源分配网络阻抗曲线。

I(f)示芯片消耗电流的频谱(单位为A)

电源路径的不同（层数&Shape宽度等），造成的压降变化是不同的，输出稳定电压到终端的难度很大，我们所要做的只是保证电压的变化在一定的范围之内，也就是所谓的噪声容差。上式就可能转换为目标阻抗：

Vripple 表示芯片的电压噪声容差(单位为V)。

VPDN表示电源分配网络互连上的噪声压降(单位为V)

ZPDN(f)表示芯片焊盘看过去的电源分配网络阻抗曲线(单位为Ω)

Ztarget表示电源分配网络所容许的最大阻抗(单位为Ω)。

既然保证不了路径上电压的稳定，那么电源分配网络的电流在波动的情况下，就需要保持电源分配网络阻抗低于目标阻抗。

需要注意的是，即使同一个电源芯片或模块，针对不同的产品，也会给出不同的标准。即使相同的标准，因为不同的电源路径，不同的版图走线，也会有千差万别。所以，电源分配网络目标阻抗才是最基本的要求。

目标阻抗的管控说到底就是路径管控。两个因素：电源和地平面之间介质尽量薄，尽量短而宽的走线。

三、电源树（Power tree）

先期评估，确认各个电所需层面和路径的时候，我们会预先根据相关规范或标准，制定一个电源树（Power tree）。个人觉得电源树的概念提的特别好；一个主干道有很多分支，分支上再有分叉，一直到末端。

电源分配网络可以有很多分支，也就是说路径上可以挂很多设备，比如5V电源下挂HDD，USB设备等。

电源的分类：比如12 V的电转出5V，5V总电分出分支，给到各种设备；5V经过LDO转换电路出3.3V电，,3.3V总电分出分支，再往下继续……

同时列出各个分支所需电流的多少，为后面路径规划（所需电源Shape大小给出标准），同时给出对应的层面及评估。

在做电源路径规划，建议先做电源树Power Tree，对所做设计的终端设备所需电压路径及所需电流大小一一评估，产品的不同，有的产品可能会使用几十种电压值。检查的时候，建议从终端往前反推，这样保证没有遗漏。

四、频段管控

上面提到一款产品，有几十种电压，每个电压的目标阻抗随着频率是改变的，这个时候就需要对路径进行频段分类：

1. 片选电容

芯片是由晶体管组成，不管是P沟道还是n沟道导通，都会形成栅极电容，随着制程工艺的提升，沟道长度变短，单位面积电容增大。所以，高频时，片上电容为电源分配网络提供了低阻抗。

2. 稳压模块

稳压模块( VRM)决定了电源分配网络的低频阻抗。稳压模块是为了保证输出阻抗低频的阻抗曲线。

实际中VRM没有相关模型，所以我们仿真的曲线见下图。所以在低频（10K以下）阻抗反而很高。

3. PCB板级

为了确定板级电源分配网络的设计目标阻抗，可以先找出上限频率，即找出PCB板的阻抗开始超过目标阻抗时的频率点。如果要整个单独分析，会比较麻烦。在低频时，RLC 电路的阻抗取决于理想电容，在高频时则取决于理想电感。而理想电阻则决定了 RLC 的最低阻抗。

简单点，分为电感和电容的两个部分。相关公式为：

注意其和截止频率公式区分:

电感方面考虑封装引脚、过孔和扩散电感等共同作用。

封装引脚是串联在芯片焊盘到电路板焊盘之间，可能有数百个电源／地平面对，开关数量的不同，封装引脚电感是变化的，一般不超过1 nH。还有过孔及电源／地平面上运送电流过程中的扩散电感，共同决定了回路电感。

当然，这里面过孔与过孔之间，平面之间，表层传输线之间等，这些情况的回路电感，这里就不做展开。

电容方面从摆放位置、电容容值&个数、反谐振三个方面来说。不同的容值，不同封装，耦合半径的不同，所以摆放的位置需要考虑。还有，电容器的相关组合，摆放位置都是尽量靠近封装，那是因为电流重叠，扩散电感增加，电容器摆放可以减小增加量。

所以，电容器组合对电源分配网络阻抗曲线的影响，在很大程度上取决于摆放在PCB板上位置。

电容除了摆放位置还要分为容值相同和容值不同的两种情况。在通常的板级应用中，使用较少个数的不同容值的电容器（而不是使用相同容值的电容器）往往能使阻抗最低的原因。为了使电容器的个数最少 ，一般选择不同的容值。

选择不同容值的电容器，还有一个原因：反谐振。容值的不同，自谐振频率也不同，电容之间的并联，让其之间有一个新的特性，即阻抗的峰值，称为并联谐振峰值，它发生在并联谐振频率( Parallel Resonant Frequency, PRF)处。这时候就需要添加一个其自谐振频率介于它们之间的电容器加以降低。

需要注意的是，当需要采用多个电容并联来满足容值要求时，最好采用同类型的电容进行并联。这里的同类型是指封装。

板级电源分配网络设计的频率范围约从 100 kHz 到 100 MHz。这正是电路板平面和多层陶瓷贴片电容器( MLCC) 发挥作用的频率范围 。这也是仿真时，重点关注的频率范围。

本例以1.2V的CPU用电为例，来举例说明PDN阻抗仿真。纹波百分比5%，最大电流为1.2A，根据公式

上图说明，是否使能电容对PDN阻抗的影响很大。

五、总结

在电源树里，我们给出的都是产品规格或者设计规范里给出的峰值电流，实际的应用中，这种情况出现的机率很小。所以，消费类产品，在成本的管控之下，会给出不同配置的产品。低配版本，这时候，会减小MLCC的使用种类和数量，OptimizePI是一项很重要的工作，这个后面有机会再讲。通过优化，来降低产品成本，这也是电源完整性的关键所在。